圖1   編程數(shù)據(jù)存儲單元陣列結(jié)構(gòu)

現(xiàn)在一般把所有超過某一集成度（如1000門以上）的PLD器件都稱為CPLD。CPLD由可編程邏輯的功能塊圍繞一個可編程互連矩陣構(gòu)成。由固定長度的金屬線實現(xiàn)邏輯單元之間的互連，并增加了I/O控制模塊的數(shù)量和功能。可以把CPLD的基本結(jié)構(gòu)看成由可編程邏輯陣列（LAB）、可編程I/O控制模塊和可編程內(nèi)部連線（PIA）等三部分組成。

MAX7123的結(jié)構(gòu)

1）．可編程邏輯陣列（LAB） 可編程邏輯陣列又若干個可編程邏輯宏單元（Logic Macro Cell，LMC）組成， LMC內(nèi)部主要包括與陣列、或陣列、可編程觸發(fā)器和多路選擇器等電路，能獨立地配置為時序或組合工作方式。

與或陣列結(jié)構(gòu)圖

CPLD中與、或門的表示方法

（1）乘積項共享結(jié)構(gòu) 在CPLD的宏單元中，如果輸出表達式的與項較多，對應(yīng)的或門輸入端不夠用時，可以借助可編程開關(guān)將同一單元（或其他單元）中的其他或門與之聯(lián)合起來使用，或者在每個宏單元中提供未使用的乘積項給其他宏單元使用。

EPM7128E乘積項擴展和并聯(lián)擴展項的結(jié)構(gòu)圖

（2）多觸發(fā)器結(jié)構(gòu)早期可編程器件的每個輸出宏單元（OLMC）只有一個觸發(fā)器，而CPLD的宏單元內(nèi)通常含兩個或兩個以上的觸發(fā)器，其中只有一個觸發(fā)器與輸出端相連，其余觸發(fā)器的輸出不與輸出端相連，但可以通過相應(yīng)的緩沖電路反饋到與陣列，從而與其他觸發(fā)器一起構(gòu)成較復(fù)雜的時序電路。這些不與輸出端相連的內(nèi)部觸發(fā)器就稱為“隱埋”觸發(fā)器。這種結(jié)構(gòu)可以不增加引腳數(shù)目，而增加其內(nèi)部資源。

（3）異步時鐘 早期可編程器件只能實現(xiàn)同步時序電路，在CPLD器件中各觸發(fā)器的時鐘可以異步工作，有些器件中觸發(fā)器的時鐘還可以通過數(shù)據(jù)選擇器或時鐘網(wǎng)絡(luò)進行選擇。此外，OLMC內(nèi)觸發(fā)器的異步清零和異步置位也可以用乘積項進行控制，因而使用更加靈活

2）．可編程I/O單元（IOC）

CPLD的I/O單元（Input/Output Cell，IOC），是內(nèi)部信號到I/O引腳的接口部分。根據(jù)器件和功能的不同，各種器件的結(jié)構(gòu)也不相同。由于陣列型器件通常只有少數(shù)幾個專用輸入端，大部分端口均為I/O端，而且系統(tǒng)的輸入信號通常需要鎖存。因此I/O常作為一個獨立單元來處理.

3）．可編程內(nèi)部連線（PIA）

可編程內(nèi)部連線的作用是在各邏輯宏單元之間以及邏輯宏單元和I/O單元之間提供互連網(wǎng)絡(luò)。各邏輯宏單元通過可編程連線陣列接收來自輸入端的信號，并將宏單元的信號送目的地。這種互連機制有很大的靈活性，它允許在不影響引腳分配的情況下改變內(nèi)部的設(shè)計。

總結(jié)：二者最大的區(qū)別就是控制邏輯，PLC為固定邏輯器件（通過改變軟件實現(xiàn)功能），而PLD為可變邏輯器件（通過改變內(nèi)部電路結(jié)構(gòu)實現(xiàn)功能）。另外，PLC一般用于弱點驅(qū)動強電的場合（自動化專業(yè)的朋友們一定很了解），例如大型機床的控制、機械手的控制。而PLD主要用于仿真電路等集成電路前期設(shè)計工作，與弱點類控制。